Rechnerorganisation, SS 2015, gehalten am 09.07.2015, Vorlesung 23

Autor

Lars Bauer

Beteiligtes Institut

Institut für Technische Informatik (ITEC)

Genre

Vorlesung

Beschreibung

00:00:07 Kapitel 10: Zeitverhalten des Bussystems, Systemsteuer- und Schnittstellenbausteine, Ausnahmebehandlung, DMA
00:01:25 Zeitverhalten der Systemsbussignale
00:02:18 Zeitverhalten eines synchronen Systembus
00:05:02 Timing
00:06:42 Synchroner Systembus
00:07:56 Semi-synchroner Systembus
00:15:17 Einfügen eines Wartezyklus
00:18:01 Asynchroner Systembus
00:22:31 Beispiele
00:28:41 Logic Block Diagram
00:37:49 CES Platinenlabor
00:42:20 Multiplex-Bus
00:43:45 Multiplex-Busschnittstelle
00:46:49 Zeitverhalten des Multiplexbusses
00:47:43 Daten / Adress-Multiplex-Betrieb
00:48:47 Systemsteuerbausteine
00:51:52 Schnittstellenbausteine (I/O-Controller)
00:53:39 Systembausteine in einem Mikrorechner
00:54:39 Speicherbezogene und isolierte Adressierung
00:56:58 Adressierung von Peripherie-Bausteinen
00:58:13 Anschluss der Schnittstellenbausteine an den Mikroprozessor
01:01:39 Prinzipieller Aufbau eines Systembausteins
01:04:08 Schnittstellenbaustein zwischen Mikroprozessor und Peripheriegerät
01:04:47 Ein-/Ausgabe-Verfahren
01:05:34 Prinzipieller Aufbau eines Systembausteins
01:07:31 Ein-/Ausgabe-Verfahren
01:13:55 Synchronisation der Datenübertragung zwischen Schnittstelle und Peripheriegerät
01:15:17 Behandlung von Ausnahmesituationen
01:16:25 Ausnahmeroutine/Unterprogramm
01:19:33 Ursachen für Ausnahmebehandlungen
01:20:09 Prozessorexterne Ursachen
01:23:07 Prozessorinterne Ursachen
01:25:36 Berechnung der Startadresse der Interrupt Service Routine

Laufzeit (hh:mm:ss)

01:26:00

Serie

Rechnerorganisation, SS 2015, Vorlesungen

Publiziert am

25.11.2015

Fachgebiet

Informatik

Lizenz

KITopen-Lizenz